پیاده سازی و بهینه سازی سخت افزاری بلوک ره‌گیر در گیرنده های GPS باند پایه مبتنی بر FPGA و آزمون تحمل خرابی آن

در گیرنده‌های GPS، با توجه به ساختار سیگنال ارسالی و تاثیر گذاری عوامل فیزیکی بر روی آن که باعث کاهش شدید توان سیگنال دریافتی می‌گردد، از بلوک‌های مختلفی برای استخراج و بازیابی داده‌های ماهواره، استفاده می‌شود. دو بلوک ابتدایی به ترتیب بلوک ردگیری و بلوک ره‌گیری نام دارند. بلوک ردگیری به منظور تخمین زدن ساده فرکانس داپلر و فاز کد عمل می‌کند و بلوک ره‌گیری عمل دنبال کردن سیگنال ماهواره برای استخراج داده‌های ناوبری را انجام می‌دهد. قفل ماندن حلقه‌های PLL و DLL این بلوک بر روی سیگنال دریافتی در شرایط سختی همچون سیگنال ضعیف، حرکت شتابدار و ... امر مهمی است. از این رو، در حالت‌هایی که حلقه‌ها باز می‌شوند و فرکانس داپلر و فاز کد سیگنال دریافتی را گم می‌کنند، بسته به قابلیت‌ها و امکانات تعبیه شده در این بلوک، مدت زمان بسته شدن دوباره این حلقه‌ها، یکی از امتیازات ویژه برای این بلوک به حساب می‌آید. در این مقاله، به پیاده‌سازی بهینه شده سخت‌افزاری بلوک ره‌گیری مبتنی بر FPGA ‌پرداخته شده و به صورت عملی و با پیاده‌سازی سخت‌افزاری، سرعت بسته شدن حلقه‌های موجود در این بلوک و دنبال کردن سیگنال را ارزیابی می‌نماییم.